國外硬件專家Nemez利用B站網(wǎng)友“萬扯淡”的底圖，詳細(xì)分析了Lunar Lake即酷睿Ultra 200V系列處理器的內(nèi)部結(jié)構(gòu)布局，其中大小核分布非常有意思。

酷睿Ultra 200V處理器分為計(jì)算模塊、平臺(tái)控制器模塊，分別采用臺(tái)積電3nm、6nm工藝，共同放置在臺(tái)積電22nm制造的基底上。

計(jì)算模塊面積為16.27×8.58＝139.60平方毫米，平臺(tái)控制器模塊面積為11.51×3.97＝45.69平方毫米，基底面積為16.77×13.10＝219.69平方毫米。

每個(gè)核心自己有2.5MB二級(jí)緩存，也分成了兩塊。

旁邊是四個(gè)為一組的Skymont架構(gòu)的E核，集體共享12MB二級(jí)緩存，分成了三塊。

對(duì)比來看，四個(gè)E核的面積稍微大于一個(gè)P核，這無疑是頗為值得稱道的，因?yàn)樯洗膫€(gè)E核面積約等于一個(gè)P核，而這一代E核的IPC性能整數(shù)提升了38％、浮點(diǎn)提升了68％，但面積卻沒有明顯增大。

再往左是NPU AI引擎，分為六組NCE MAC陣列，每組猜測(cè)還是2MB緩存。

左側(cè)邊緣是GPU核顯，一共八個(gè)Xe2 LPG架構(gòu)的核心，以及分成兩塊的8MB二級(jí)緩存。

另外還有媒體引擎、顯示引擎、8MB SLC系統(tǒng)緩存、128-bit LPDDR5X-8533內(nèi)存控制器。

平臺(tái)控制器模塊內(nèi)分布著PCIe 4.0/5.0控制器、雷電控制器、USB 3.x/2.0控制器、Wi-Fi與藍(lán)牙控制器等。

平臺(tái)控制器模塊和和計(jì)算模塊之間，通過兩個(gè)模塊橋接器(Tile Bridge)互相連接。

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